Honnerte vu Prozesser sinn erfuerderlech fir engwaferan engem semiconductor. Ee vun de wichtegste Prozesser assÄtzen- dat ass, Schnëtt fein Circuit Musteren op derwafer. Den Erfolleg vun derÄtzenProzess hänkt vun der Gestioun vu verschiddene Verännerlechen bannent engem festgeluegte Verdeelungsberäich of, an all Ätsausrüstung muss bereet sinn ënner optimal Bedéngungen ze bedreiwen. Eis Ätzprozessingenieuren benotze super Fabrikatiounstechnologie fir dësen detailléierte Prozess ofzeschléissen.
SK Hynix News Center interviewt Membere vun der Icheon DRAM Front Etch, Middle Etch, an End Etch technesch Teams fir méi iwwer hir Aarbecht ze léieren.
Etch: Eng Rees fir d'Produktivitéitsverbesserung
An der Hallefleitfabrikatioun bezitt Ätzen op Schnëttmuster op dënnem Filmer. D'Mustere gi mat Plasma gesprayt fir d'Finale Kontur vun all Prozess Schrëtt ze bilden. Säin Haaptzil ass perfekt präzis Mustere no dem Layout ze presentéieren an eenheetlech Resultater ënner all Bedingungen z'erhalen.
Wa Probleemer am Oflagerungs- oder Photolithographieprozess optrieden, kënne se duerch selektiv Ätzen (Etch) Technologie geléist ginn. Wéi och ëmmer, wann eppes falsch leeft wärend dem Ätzprozess, kann d'Situatioun net ëmgedréint ginn. Dëst ass well datselwecht Material net am gravéierte Gebitt gefëllt ka ginn. Dofir, am Halbleiter Fabrikatiounsprozess, Ätzen ass entscheedend fir d'Gesamt Ausbezuele an d'Produktqualitéit ze bestëmmen.
Den Ätzprozess enthält aacht Schrëtt: ISO, BG, BLC, GBL, SNC, M0, SN a MLM.
Als éischt ätzt d'ISO (Isolatioun) Bühn (Etch) Silizium (Si) op der Wafer fir dat aktive Zellgebitt ze kreéieren. D'BG (Buried Gate) Etapp bildt d'Zeil Adresslinn (Word Line) 1 an d'Paart fir en elektronesche Kanal ze kreéieren. Als nächst erstellt d'BLC (Bit Line Contact) Etapp d'Verbindung tëscht dem ISO an der Kolonnadresslinn (Bit Line) 2 am Zellberäich. D'GBL (Peri Gate + Cell Bit Line) Etapp wäert gläichzäiteg d'Zellkolonne Adresslinn an d'Paart an der Peripherie 3 erstellen.
D'SNC (Storage Node Contract) Etapp schafft weider d'Verbindung tëscht dem aktive Gebitt an dem Späicherknuet 4. Duerno bilden d'M0 (Metal0) Etapp d'Verbindungspunkte vum Peripherie S / D (Storage Node) 5 an de Verbindungspunkten tëscht der Kolonn Adress Linn an de Stockage Node. D'SN (Storage Node) Etapp bestätegt d'Eenheetskapazitéit, an déi spéider MLM (Multi Layer Metal) Etapp erstellt d'extern Stroumversuergung an d'intern Verdrahtung, an de ganze Ätzen (Etch) Ingenieursprozess ass ofgeschloss.
Virausgesat datt Ätzen (Etch) Techniker haaptsächlech verantwortlech sinn fir d'Muster vun Halbleiteren, ass d'DRAM Departement an dräi Teams opgedeelt: Front Etch (ISO, BG, BLC); Mëtt Etch (GBL, SNC, M0); Enn Etch (SN, MLM). Dës Équipë sinn och opgedeelt no Fabrikatioun Positiounen an Equipement Positiounen.
Fabrikatiounspositioune si verantwortlech fir d'Gestioun an d'Verbesserung vun der Eenheetsproduktiounsprozesser. Fabrikatiounspositioune spillen eng ganz wichteg Roll bei der Verbesserung vun der Ausbezuelung an der Produktqualitéit duerch variabel Kontroll an aner Produktiounsoptimiséierungsmoossnamen.
Ausrüstungspositioune si verantwortlech fir d'Gestioun an d'Verstäerkung vun der Produktiounsausrüstung fir Probleemer ze vermeiden déi während dem Ätzprozess optrieden. D'Kärverantwortung vun Ausrüstungspositiounen ass déi optimal Leeschtung vun Ausrüstung ze garantéieren.
Och wann d'Verantwortung kloer ass, schaffen all Teams fir e gemeinsamt Zil - dat ass, d'Produktiounsprozesser a verbonnen Ausrüstung ze managen an ze verbesseren fir d'Produktivitéit ze verbesseren. Zu dësem Zweck deelt all Team aktiv hir eege Leeschtungen a Beräicher fir Verbesserung, a kooperéiert fir d'Geschäftsleeschtung ze verbesseren.
Wéi mat den Erausfuerderunge vun der Miniaturiséierungstechnologie eens ze ginn
SK Hynix huet d'Massproduktioun vun 8Gb LPDDR4 DRAM Produkter fir 10nm (1a) Klass Prozess am Juli 2021 ugefaang.
Semiconductor Memory Circuit Mustere sinn an d'10nm Ära agaangen, an no Verbesserungen kann een eenzegen DRAM ongeféier 10.000 Zellen aménagéieren. Dofir, och am Ätzprozess, ass de Prozessmarge net genuch.
Wann de geformte Lach (Hole) 6 ze kleng ass, kann et "onopgemaach" schéngen an den ënneschten Deel vum Chip blockéieren. Zousätzlech, wann d'geformt Lach ze grouss ass, kann "Bréckung" optrieden. Wann de Spalt tëscht zwee Lächer net genuch ass, geschitt "Bréckung", wat zu géigesäitege Adhäsiounsproblemer an de spéider Schrëtt resultéiert. Wéi Hallefleeder ëmmer méi raffinéiert ginn, schrumpft d'Gamme vu Lachgréisst Wäerter lues a lues, an dës Risiken ginn no an no eliminéiert.
Fir déi uewe genannte Probleemer ze léisen, ginn Ätztechnologie Experten weider de Prozess ze verbesseren, dorënner d'Ännerung vum Prozessrezept an den APC7 Algorithmus, an d'Aféierung vun neie Ätstechnologien wéi ADCC8 an LSR9.
Wéi d'Clientebedürfnisser méi divers ginn, ass eng aner Erausfuerderung entstanen - den Trend vu Multi-Produktproduktioun. Fir esou Clientebedürfnisser z'erreechen, mussen déi optimiséiert Prozessbedéngungen fir all Produkt separat gesat ginn. Dëst ass eng ganz speziell Erausfuerderung fir Ingenieuren well se d'Massproduktiounstechnologie musse maache fir d'Bedierfnesser vu béid etabléierte Bedéngungen an diversifizéierte Bedéngungen ze treffen.
Zu dësem Zweck hunn Etch Ingenieuren d'"APC Offset"10 Technologie agefouert fir verschidde Derivate op Basis vu Kärprodukter (Core Products) ze managen, an den "T-Index System" etabléiert a benotzt fir verschidde Produkter ëmfaassend ze managen. Duerch dës Efforten ass de System kontinuéierlech verbessert ginn fir d'Bedierfnesser vun der Multi-Produktproduktioun ze treffen.
Post Zäit: Jul-16-2024